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1關(guān)鍵電路實現(xiàn)
系統(tǒng)設計的核心是FPGA設計,主要完成時鐘的產(chǎn)生及選擇、幀頭檢測、協(xié)議解碼、協(xié)議分析、協(xié)議觸發(fā)以及數(shù)據(jù)存儲等功能,F(xiàn)PGA設計的功能框圖。時鐘發(fā)生模塊主要用來產(chǎn)生62.5MHz、125MHz以及250MHz的解碼時鐘,時鐘選擇電路根據(jù)flexray總線信號的速率選擇相應的時鐘,當總線速率為2.5MHz、5MHz、10MHz時時鐘選擇電路分別輸出62.5MHz、125MHz以及250MHz的解碼時鐘clk。比較器輸出的差分信號經(jīng)過IBUFDS變成單端后送入幀頭檢測模塊進行幀頭檢測,flexray總線的幀編碼特點了進行檢測。從flexray總線的幀編碼圖可以看出一幀中TSS具有唯一性
因此,幀頭檢測模塊可以通過解碼時鐘clk來檢測TSS。幀頭檢測模塊的檢測過程仿真,幀編碼為ch_clk,當TSS的時間長度大于等于計數(shù)器count2預設置的計數(shù)時間(即TSS的最小時間間隔)時產(chǎn)生test2;當幀編碼信號ch_clk的上升沿檢測到test2為高時產(chǎn)生test3,同時啟動計數(shù)器count4,count4的計數(shù)時間為幀起始序列FSS的寬度,count4計數(shù)結(jié)束后啟動count5、count6、count7,count7為字節(jié)計數(shù),count6為字節(jié)起始序列和字節(jié)中位的計數(shù)。從圖中可以看出當ch_clk的下降沿檢測到count7的值為1且count6的值為1時產(chǎn)生了幀頭觸發(fā)使能信號frame_start_trig_en,該信號送入觸發(fā)電路就能產(chǎn)生幀頭觸發(fā)。檢測到幀頭后,解碼模塊開始解碼,解碼過程如圖5所示,decode_data為解碼,其前5個字節(jié)是數(shù)據(jù)指示位、空幀指示位、啟動幀指示位、ID、有效數(shù)據(jù)長度、頭部循環(huán)校驗、循環(huán)計數(shù)等數(shù)據(jù);第6個字節(jié)開始為有效數(shù)據(jù)。協(xié)議分析及觸發(fā)模塊根據(jù)解碼模塊輸出的數(shù)據(jù)進行協(xié)議分析和觸發(fā)條件判斷,若滿足觸發(fā)條件擇發(fā)出觸發(fā)信號給觸發(fā)電路,觸發(fā)電路來完成觸發(fā)。
2結(jié)束語
本文主要介紹了示波器中Flexray協(xié)議分析與觸發(fā)電路設計,重點描述了時鐘發(fā)生模塊、幀頭檢測模塊、解碼模塊、協(xié)議分析及觸發(fā)模塊。該設計方法及思想在以往的課題中得到了廣泛應用,取得了良好的效果。
作者:邵成華 單位:中國電子科技集團公司第四十一研究所