ＳＲＡＭ加固外圍電路設(shè)計(jì)研究
前言：想要寫出一篇引人入勝的文章？我們特意為您整理了ＳＲＡＭ加固外圍電路設(shè)計(jì)研究范文，希望能給你帶來靈感和參考，敬請(qǐng)閱讀。
1新型DDICE單元設(shè)計(jì)
1．1讀寫線路分離改進(jìn)
針對(duì)經(jīng)典DICE結(jié)構(gòu)讀數(shù)據(jù)出現(xiàn)的問題，本文提出了分離讀寫線的結(jié)構(gòu)。本結(jié)構(gòu)中，WL只控制寫時(shí)序，此外增加了四個(gè)讀管N8、N9、N10、N11，并通過RL控制讀時(shí)序．存儲(chǔ)節(jié)點(diǎn)X1、X2分別與N9、N10的柵極相連，因而讀數(shù)據(jù)時(shí)，不存在與外界的通路，減少了存儲(chǔ)節(jié)點(diǎn)電荷的泄放，避免了外界的干擾［8］．這樣一方面可以降低功耗，另一方面可以防止在讀數(shù)據(jù)期間存儲(chǔ)值受到破壞，使數(shù)據(jù)更加穩(wěn)定．
1．2加延時(shí)的新型DDICE結(jié)構(gòu)
寫數(shù)據(jù)時(shí)，WL拉高，相互間隔的存儲(chǔ)節(jié)點(diǎn)依然連通，容易受到離子轟擊發(fā)生翻轉(zhuǎn)．經(jīng)過分析，增加一條延時(shí)位線BD，同時(shí)去掉兩個(gè)寫管N5、N7，保留兩個(gè)相間隔的寫管N4、N6，并且將N4、N6的源極分離開來，分別連至位線B和延時(shí)位線BD．如圖3所示．由于DICE的特殊結(jié)構(gòu)，同時(shí)改變兩個(gè)相互間隔的存儲(chǔ)節(jié)點(diǎn)的存儲(chǔ)值，就可以改寫DICE單元的存儲(chǔ)值．本設(shè)計(jì)去掉了兩個(gè)寫管，只通過兩個(gè)寫管N4、N6向兩個(gè)相間隔的節(jié)點(diǎn)X0、X2寫入數(shù)據(jù)來完新型DDICE結(jié)構(gòu)成寫任務(wù)；DICE的另一個(gè)特性是：同一時(shí)刻，只改變四個(gè)存儲(chǔ)節(jié)點(diǎn)的一個(gè)節(jié)點(diǎn)值，不會(huì)改變整個(gè)DICE單元的存儲(chǔ)值，這也是其抗單粒子翻轉(zhuǎn)的本質(zhì)和恢復(fù)機(jī)制所在．單粒子轟擊產(chǎn)生的SET翻轉(zhuǎn)脈沖一般小于1ns，為了將外界的翻轉(zhuǎn)脈沖濾除，將位線信號(hào)做1ns延時(shí)，輸出到延時(shí)位線DB，延時(shí)位線BD通過寫管N6連接至節(jié)點(diǎn)X2，位線經(jīng)過寫管N4連接至節(jié)點(diǎn)X0．這樣在寫數(shù)據(jù)時(shí)翻轉(zhuǎn)脈沖不會(huì)同時(shí)到達(dá)節(jié)點(diǎn)X0和X2，進(jìn)而不會(huì)使整個(gè)存儲(chǔ)單元的存儲(chǔ)值發(fā)生改變．當(dāng)向DICE單元中寫入0時(shí)，WL信號(hào)為高，存儲(chǔ)節(jié)點(diǎn)X0、X1、X2、X3的值分別是0101，在寫數(shù)據(jù)期間如果遇到位線受單粒子干擾產(chǎn)生干擾脈沖ΔL，則延時(shí)1ns后BD也會(huì)出現(xiàn)一個(gè)ΔL的脈沖．B上的高脈沖到來時(shí)，BD上的脈沖還未到來，考慮最壞情況，X0節(jié)點(diǎn)的值改變?yōu)?，則N3管導(dǎo)通，進(jìn)而X3節(jié)點(diǎn)變0；但是受X0節(jié)點(diǎn)控制的P1管和受X3節(jié)點(diǎn)控制的N2管截止，X1、X2節(jié)點(diǎn)的存儲(chǔ)值被鎖住，保持了原來的10值；干擾脈沖過后，受X1、X2的反饋，N0、P3保持導(dǎo)通，將X0節(jié)點(diǎn)拉低，X3節(jié)點(diǎn)拉高，恢復(fù)為0101；同理BD的脈沖到來時(shí)，B上的翻轉(zhuǎn)脈沖已將恢復(fù)，X1、X2節(jié)點(diǎn)值發(fā)生翻轉(zhuǎn)，X0、X3值保持，通過反饋X1、X2恢復(fù)原來的值．由于脈沖寬度小于延時(shí)寬度，來自位線的干擾脈沖就不會(huì)同時(shí)到達(dá)節(jié)點(diǎn)X0、X2，即干擾脈沖不會(huì)使DDICE單元翻轉(zhuǎn)．
1．3譯碼電路的加固
地址譯碼電路是SRAM不可缺少的組成部分，其主要由一些組合邏輯構(gòu)成，因此容易受到高能粒子的轟擊而產(chǎn)生單粒子瞬態(tài)效應(yīng)SET．在讀寫數(shù)據(jù)時(shí)，如果地址位在譯碼電路中產(chǎn)生翻轉(zhuǎn)脈沖，則有可能讀出錯(cuò)誤地址的數(shù)據(jù)，或?qū)?shù)據(jù)寫入錯(cuò)誤存儲(chǔ)單元，從而對(duì)數(shù)據(jù)造成嚴(yán)重的破壞．本文加入了對(duì)譯碼電路的加固，即向譯碼電路的輸出端加入濾波單元濾波電路是有一個(gè)延時(shí)單元和一個(gè)muller門以及一個(gè)反相器組成．muller門的特性是只要X1、X2不同時(shí)為高或者低電平，輸出端就保持原值不變．
2加固設(shè)計(jì)仿真
本文采用Cadence的Spectre仿真軟件對(duì)新設(shè)計(jì)的DDICE單元及外圍電路進(jìn)行了抗單粒子仿真．在半導(dǎo)體集成電路中，受到單粒子轟擊會(huì)產(chǎn)生大量的電荷，在電場(chǎng)的作用下形成脈沖電流，通常在仿真中采用向敏感節(jié)點(diǎn)注入一定寬度的脈沖電流的方法來模擬單粒子轟擊．
2．1讀數(shù)據(jù)仿真
DICE單元的存儲(chǔ)值為“1”，即各節(jié)點(diǎn)值為“1010”．在讀數(shù)據(jù)期間的34ns時(shí)刻注入脈沖，使反位線的電位發(fā)生翻轉(zhuǎn)［14］．而讀寫線路分開的DDICE單元，讀數(shù)據(jù)時(shí)反位線與存儲(chǔ)單元隔離，所以在34ns時(shí)，反位線上的錯(cuò)誤值并沒有引起存儲(chǔ)單元的翻轉(zhuǎn)．為了精確評(píng)估DDICE存儲(chǔ)單元的抗SET能力，對(duì)讀數(shù)據(jù)期間的抗SET翻轉(zhuǎn)脈沖效果做了仿真統(tǒng)計(jì)，SET脈沖寬度以步進(jìn)0．1ns從0．1ns到1．5ns分別對(duì)DICE和DDICE做了測(cè)試。
2．2寫數(shù)據(jù)仿真
設(shè)置在5ns時(shí)開始向被測(cè)存儲(chǔ)單元寫入數(shù)據(jù)“0”，寫周期為5ns．正常情況下寫周期結(jié)束后，DICE存儲(chǔ)節(jié)點(diǎn)值應(yīng)該是“0101”．在寫周期結(jié)束的前受到單粒子轟擊，使寫數(shù)據(jù)總線產(chǎn)生1ns的翻轉(zhuǎn)脈沖［15］．為傳統(tǒng)DICE受到單粒子轟擊時(shí)的仿真圖．由于位線B和反位線BL同時(shí)發(fā)生翻轉(zhuǎn)，四個(gè)DICE存儲(chǔ)節(jié)點(diǎn)同時(shí)暴露在翻轉(zhuǎn)的位線與反位線面前與之導(dǎo)通，因而發(fā)生了翻轉(zhuǎn)。
2．3仿真統(tǒng)計(jì)
基于SMIC0．13μm工藝，用Cadance編輯器對(duì)新型DDICE單元進(jìn)行了實(shí)現(xiàn)，版圖截圖如圖10所示．在Spetrc中搭建仿真環(huán)境，對(duì)它們讀寫數(shù)據(jù)功耗以及面積做了對(duì)比與經(jīng)典的DICE單元相比，新型DDICE單元在寫數(shù)據(jù)時(shí)功耗增加了13．8％，同時(shí)面積也增加了12％，這是因?yàn)樾陆Y(jié)構(gòu)讀寫線路分開，增加了兩個(gè)管子造成的．但是在讀數(shù)據(jù)時(shí)，新結(jié)構(gòu)存儲(chǔ)節(jié)點(diǎn)與大電容的位線分離，使得讀平均功耗下降了14．9％．雖然讀平均功耗和面積有所增加，但讀寫時(shí)抗SET的能力分別提高了450％和300％，有效地保證了存儲(chǔ)單元?jiǎng)討B(tài)數(shù)據(jù)穩(wěn)定性，達(dá)到了設(shè)計(jì)目的．
3結(jié)束語(yǔ)
新型DDICE存儲(chǔ)單元在全操作狀態(tài)下具有抗單粒子翻轉(zhuǎn)能力，它采用字線分離技術(shù)和位線延時(shí)技術(shù)，在讀寫狀態(tài)下對(duì)存儲(chǔ)單元進(jìn)行了加固．同時(shí)對(duì)組合電路譯碼單元也進(jìn)行了濾波加固處理，使SRAM在抗單粒子輻射方面更加全面．通過仿真結(jié)果可知，經(jīng)過改進(jìn)的DDICE單元具有抗小于1ns翻轉(zhuǎn)脈沖的能力，實(shí)現(xiàn)了全周期下的數(shù)據(jù)安全存儲(chǔ)與讀寫，很適合應(yīng)用于設(shè)計(jì)高可靠性抗輻照的SRAM．
作者：周恒 李磊 單位：電子科技大學(xué)